#2. CMOS Fabrication Process Flow

0.5㎛ CMOS Inverter's Structure

반도체 공정의 기본 틀은 3나노공정이든 0.5마이크로 공정이든 모두 같습니다. 다만 얼마나 작게 패터닝을 하는가에 따라 다른 점이 약간씩 있는 것이죠. 이 포스트에서 총 108번의 단계를 거쳐 CMOS가 생산되는 과정을 둘러볼 거에요. 가장 단순한 공정이라 이런 것이고, 보통 200단계를 넘어갑니다. 먼저 위의 그림은 공정의 최종 단계를 보여주고 있어요. 

 

그린 오른쪽에 p-well이 있고, 거기 있는 모스펫이 하나 있지요. 이 녀석이 nmos를 말하는 것이고, 왼쪽 n-well에 역시 소스 게이트 드레인이 있고 이게 pmos에요. 이 공정은 CNOS Inverter를 만드는 공정입니다.(n,p 둘다 만들었잖아요) 그래서 CMOS Process라고 하는거에요. 옥색(민트색)으로 칠해진 영역은 SiO2 영역을 나타냅니다. 전선의 피복과 같이 각 층마다 깔리게 될 메탈 사이의 접촉을 막아야하기에 두께가 두꺼워도 상관은 없습니다.

전선의 이름

• Contact : 반도체와, Metal1사이를 연결하는 부분
• Via : Metal과 Metal 사이를 연결하는 부분, Metal이 많으면 가장 아래 Via를 Via1, 그 위의 Via는 Via2 등으로 부릅니다.

SiO2층을 부르는 이름

• ILD(Inter Layer Dielectric) : 1st Metal과 n-well, p-well등의 substrate 사이를 일컫는 말
• IMD(Inter Metal Dielectric) : Metal과 Metal사이 SiO2층을 일컫는 말

아무 것도 없는 실리콘 웨이퍼에서 부터 어떤 과정을 거쳐서 CMOS Inverter가 만들어지는지 하나하나 살펴보도록 할게요!

 

Process

공정에 필요한 12개의 기본 마스크를 사용 순서대로 나열했습니다. 마스크를 하나 줄이면 대게 5-6개의 공정이 줄어들고, 대락 8퍼센트의 공정 절차가 감소하면 공정 비용의 감소로 인해 그만큼 이윤이 매우 증가할 수 있어요. Well Mask : n-well, p-well 만들때 사, NVT MAsk : NVT 폴리 게이트 만들때 쓰는 등 각 공정별로 사용하는 마스크의 종류가 다양합니다.

 

ㅇ

 

1. Starting Materials : 웨이퍼의 한쪽은 얼굴이 반사되어 보일 정도로 맨들하고. 후면은 불투명한 회색 그렇게 보면 되요. 반질반질한 면에 소자가 만들어집니다. 소자 만들어지는 곳은 물을 뿌리면 흘러내릴까요? 아님 딱 붙을까요? 즉 친수성일까요 척수성일까요? 척수성이어야합니다! 왜냐하면 여기서 화학 반응을 해야하니까. 웨이퍼를 주문하면 아래와 같은 정보들이 적혀있습니다.

• Dopant type : p-type (boron) - 어떤 타입인지
• Orientation : (100) - 결정 방향(111 100 밀러 인덱스 사용, 보통 실리콘 CMOS는 p형의 100을 사용하는것이 규칙처럼 자리 잡았어요)
• Resistivity : 13 ± 2Ω-cm(비저항 특성이 적혀있습니다)
• Wafer size : 4 inch - 웨이퍼 사이즈는 보통 웨이퍼 지름으로 이야기합니다. 4인치인 경우 연구소에 교육용이고 학교에선 4인치를 씁니다. 요즘은 6인치로 늘어난걸로 아는데. 회사에서는 12인치 

중요한건 얘가 절대적으로 맞지 않을 수 있기에, 반드시 직접 측정을 다시 해주어야합니다.(다르면 회사에 따지건 말건 해야겠지요~)

 

2. Wafer inspection and idenfication(웨이퍼 식별) -  웨이퍼 10장 샀는데  막 만들다 보면 뭐가 어떻게 됬는지, 얼마나 만들어졌는지 모를 수 있겠죠? 그래서 다이아몬몬드 팬슬로 번호를 적어줍니다. 인스펙션은 현미경으로 상태가 괜찮은지 확인하는 것입니다. 

3 Initial Cleaning : H2O2는 과산화수소 H2SO4는 황산이고 이걸 4대 1로 믹스한 용액을 만듧니다. 온도와 시간은 회사에 따라 다를 수 있습니다. 이 용액을 사용하는 이유가 중요한데 황산과 과산화수소는 웨이퍼 표면의 유기질 물질 등을 다 닦아내기 위해 사용합니다

- HF(불화수소)를 물에다가 섞은 용액에 잠시 담급니다.(어떤 물질이든 F가 들어가면 무조건 Sio2 식각이라고 생각합니다) 이때는 공기중의 산소와 만나 만들어진 자연 산화막 제거를 위해 사용합니다.

- 위의 두 물질 모두 다 독한 산성 물질이라. 완전히 제거하기 위해 DI water(순수한 물)에다가 담급니다. 흔들기도하고 샤워기로 뿌리기도 하죠. 그리고 건조 과정을 거치는데, PR 코팅할때 웨이퍼를 진공에서 회전시켜, 물이 모두 튀어나가게 만드는 것이 건조 과정입니다.

4. n-well buffer oxidation : 먼저 반도체의 n-well을 먼저 깔겁니다. 그 영역을 SiO2로 할거기 때문에 옥시데이션을 할 것입니다. 1000도의 퍼니스에 넣고, 드라이, 타깃 깊이를 450옹스트롱(45나노깊이)으로. 정면에 sio2판이 만들었습니다.

 

5. n-well Nitride deposition : CMOS공정할때 매우 자주 쓰이는 물질입니다.  CVD LOCVD라는 방법으로 만들어요.

 

 

 

6. n-well Photo : 올리고 나서 n-well을 만들어야하는데 이때 PR을 해줘야해요(최종 구조에서 n-well은 왼쪽에만 존재하죠?) 따라서 n-well 마스트가 필요합니다. PR 덮었따. 그리고 PR 코팅하고 소프트 베이크한다.

 

 

 

 

 

 

그러면 그 다음에 무엇을 해주는냐. 전체 영역에서 왼쪽 절반에 노란색이 만들어져야하면 그 물질이 글로 가야하는데 피알 엔트라이드 여러층 때문에, n-well이 만들어지는 부분을 없애야겠지요. 오른쪽은 피알 남기고. UV를 왼쪽에 쐬어줍니다. 

 

 

 

 

 

 

 

그리고 똑같은 피알 공정을 거치는거야. 그리고 빛을 받은 공간을 날린다. 그래서 포토 과정을 합니다.  align한다는건 위에서 아래 내려다 보는 방향으로 하는 것이 아니고, 그 맞추는걸 얼라인 한다고 해. 그러고 나서 빛을 쐬고 현상해서 피알 날리고, Critical Dimentsion을 체크합니다. 마스크마다 여기 구석탱이 어디에 작은 십자가 모양일 수도 있고 나중에 계속 쌓이고 나면 오차가 약간씩 있어도 엄청 어긋날 수 있거든 그래서 십자 패턴을 인쪽 위에 박아서 맞는지 체크합니다 그게 크리티컬 디맨전이라고 합니다.  하드 베이크하고

 

 

7. Nitride etch :  아주 앏은 SiO2를 제외하고 모두 임플란트 칩니다 SiO2 왜 안 없애냐고요? 버퍼 역할을 하기 때문입니다.(나무 판떼기를 바늘로 계속 찧으면 손상을 받겠지 실리콘이 드러난 상태에서 그대로 때리면 얇게 천을 덧대듯이 sio2에는 큰 손상이 오지만 웨이퍼는 손상 안받는다.) 엣치하는거닉까 드라이엣치 CF4 CHF3 Ar 그래도 O2는 불순물들이 주면에 퍼지는데 식각 과정에서 생길 수 있는 불순물을 없애준다

 

 

 

8. n-well Implantation : 임플란트르 때린다 그럼 3족 원소인 인을 넣는다(P) 임플란트는 10의 10 몇승이라하잖아 임플란트는 단위 면적당 몇 개를 넣는 것이기에. 센치 제곱당 얼마 넣는가이다. 저 양을 약국 같은데서 약 처방 받으면 여어로 뭐라하는지 알아? 도지 양이야 (Dose) 단위 면적당 양을 계산 합니다. 빨간 색 점선처럼 왼쪽만 피가 들어갑니다.

 

 

 

9. PR strip : 오른쪽 피알도 없애요. O2플라즈마로 전체 제거합니다.

10. Acid PR strip :  아까 이니셜 클리닝할 때 썼던거 씁니다 드라이 쓰면 표면이 지저분합니다 그래서 다 날려버리는거야. 비누 거품있는거 물로만 행구면 민들민들 하잖아 그걸 다시 씻는다

11 Cleaning : IE water로 하는 그 클리닝 말하는거야

 

 

 

 

 

12 Initial Oxidation : Implanation을 했어도, 어닐링을 해야지 도핑이 끝난것이다. 즉  열공정이 한번은 있어야 점선으로 표시했던게 활성화된다. 이는 각 물질이 전자를 하나씩 내놓아야하기 때문. 근데 12번에서는 열공정을 적지 않은 것이, 왜냐 옥사이드가 두꺼워야하는데 퍼니스에 넣으면 그 열로 충분히 어닐링이 되기 때문이다.  어닐링하는 시간과 돈을 줄이는거야. 더 단순화 시키는 것. 

 

 

 

 

13. Nitride Strip : p-well이 자리해야하는 곳에 위치한 나이트라이드를 삭제해줍니다

 

 

 

 

 

 

 

 

14. p-well implantation : p-well을 넣어줍니다.

(SiO2와의 반응은 어떻게 되는가?)

 

 

 

 

 

 

 

 

 

15. cleaning

16. well Drive-in : 

 

 

 

 

 

 

 

17. Initial Oxide Strip : 기존에 있던 옥사이드 물질(SiO2)를 모두 삭제해줍니다.

 

 

 

 

 

 

 

18. Cleaning

19. Active buffer oxidation :

 

 

 

 

 

 

 

20. Active nitride deposition : 

 

 

 

 

 

 

 

 

 

21. Active Photo : ACT

 

 

 

 

 

 

22. Active nitride etch : 드라이 엣치 말고 다른 방법으로는 할 수 없나요? 없습니다. 나이트라이드만 없애야 하는데, PR이 마스크로 잡고 있으니까

(Over etch: 원래 깎아야하는 것보다 더 많이 깎는 것을 말한다. 왜 오버 엣치를 할까요? 30퍼센트면 48나노만큼 더 깎는다는 건데요. 나이트 라이드가 조금도 남으면 안되기 때문입니다. 반도체가 살짝 깎이더라도 확실히 없애주는게 더 중요하기 때문이에요.(나이트라이드는 보호의 역할도 있지만, 절연의 역할도 있습니다. 조금이라도 남아있다면 성능에 영향을 미칠 수 있어요)

이때 엣치를 하는 방식도 생각해 볼 점이 있습니다. 웨이퍼를 하나 딱 넣어놓고, 밀폐가 되면 먼저 공기를 빼서 진공을 만듧니다.(식각용 가스만 안에 들어있길 바라니까요) 식각은 마치 학생 한 무리에게 자리를 지정해주지 않고 한번에 앉으라는 게임을 하는 것과 같습니다. 의자를 인원수랑 같게 두었다한들, 자리를 지정하지 않는다면 첫 몇 초동안 계속 왔다갔따하며 자리르 찾을 것입니다. 그러고 두번째로 다시 모두 일어서고 다시 앉으라고 하면 아까 앉은 자리에 앉으면 되니 착석이 금방 완료되겠지요. 드라이 엣치가 그렇습니다.  첨에 가스가 들어오는 동안에 완전 다 가스가 찬게 아니라, 첨엔 과하게 빨리 집어넣습니다. 초기 몇 초동안 식각률은 나중에 완전 되고 나서의 식각률보다 클 수도 있겠지요.이 식각률이 안정화 되는데 걸리는 시간도 공정마다 달라질 수 잇다. 공정 시간이, 두께가 길고 두껍다면 문제  없는데, 조금만 식각해야한다면 매우 주의를 기울여야할 것입니다. 

23.PR strip : 포토 공정하면서 남은 것 없애고 불순물 없애려고 O2플라즈마

24. Acid PR strip : 남은 것도 없애준다

25. Cleaning :  클리닝까지 마무리 짓는다.

26. Field oxidation : 옥시데이션 퍼니스 장비에 넣는다. SiO2는 실리콘, 산소가 소개팅해야 하는데, 쉽게 만날 수 있는 공간은 나이트라이드(파란색)가 덮은 곳을 제외한 부분만 늘어나겠죠. 이 옥사이드를 필드 옥사이드라고 부른다. 아까 우리, 엑티브 영역이라고 부르는 곳, 그 바깥을 필드라고 합니다. 필드로 퉁쳐버린다 바깥쪽을. 필드 옥사이드의 가장 대표적인게, 엔타입 드레인 있고, 샬로우 트렌치 아이솔레이션이라고 부르지, 줄여서 STI라고 한다. 이런걸 필드 옥사이드의 한 종류라고 한다. 쉽게 말하면 엑티브 영역이 있고 그 바깥 울타리영역을 하는 부분. 엔과 피 딱 바깥에 따가 붙어있어. 요즘은 실리콘을 파서만들지만,  근데 예는 이미 두껍고 얇고 두께가 한정이 안되지요. 요즘은 안쓰는 방식, 실제 아이솔레이션은 이걸 기억해둬라. 그래서 옥시데이션을 하는데, 이전까지는 다 드라이로하다가 여긴 Wet 으로한다. 그말은 뭐에요? 이 녀셕은 모스팻을 만들 때 전류가 흐르는데 영향을 크게 안준다. 그냥 엑티브 영역끼리 확실히 분리만 시켜줄 수 있으면 된다.

 

27. 그러고 옥사이드가 버퍼 옥사이드 쓸모 없는거 없애버린다. 요 선이 뭐애요 게이트 옥사이드와 실리콘이 닿는 경계, 가장 깨끗해야한다 왜 채널이 만들어지니가. 여러 공정으로 손상된 버퍼 옥사이드를 쓸수는 없다는 겁니다.

 

 

 

 

 

30 Sacrificial Oxidation : 그리고 밑에보면 스크린 옥시데이션이 있다, 얘들이 게이트 옥사이드를 실제 깔기 전에 실리콘 표혐을 조금이라도 보호하기 위해 살짝 오려두는것이다, 그래서 이 두개는 반드시 존재하는건 아니야. 필요에 따라 사용하거나 아니야. 안쓰고 같은 성능을 가진 소자를 만들 수 있으만 안한다. 경험적으로 저걸 쓰는게 더 났더라. 경험적으로 완충역할을 하는 부분을 만들어주는게 좋겠구나. 그래서 후발 주자들이 따라오지 못한다. 반도체 공정관련 노하우는 정말 중요. 그 자산을 쌓게 해주는 거는…삼성에 있어라.

 

34. PVT Photo : 럼 등등등을 했단 이야기는 드디어 엑티브 리즌에 임플란트를 본격적으로 할 수 있겠다는 것이다.

 

36 PMOS V_t adjustment implantation : 필드옥시데이셔 이후에 포토 작업을 한다 PVT 포토. VT : P모스의 VT< 엔웰에 만드어진다. 이 포토 작업으 ㄴ왼ㅉ고에 이루어진다고 보면 된다. 그럼 ㅜ이에 전체에 PR을 덮고 UVW고 어쩍 해서 없앴다,  PR이 이쓴ㄴ P well에 아무 일이 안일어난다. 그 변화를 그림처러 As(5족 아세린) Ntype으로 도핑하겠다.

35 PMOS Punch through stop implantation.:  6/11일에 강의할거야. 이거는 모스팻 채널이 있을 때 디플리션 영역을 점으로 그리지, 채널이 만들어지면 디플리션 안에 전류 흐름이 생기다. 숏채널로 게이트 랭스가 줄어들면, 디플리션이 왼쪽 오른쪽이 거의 붙은 것처럼 된다. 붙는다. 리퀴지가 새버린다. 그럼 두 디플리션이 붙지 않으려면 덜 되게 만들어야하는데 도핑 입장에서 도핑을 많이 해주면 된다. 엔 웰이 바디 역할을 했었으니,

36에도 임플란트가 있다. 이건 엔웰의 윗쪽에 하넥 된다. 펀치 뜨루를 없애는게 35번

바디 도핑농도가 커지면, VT가 커진다. 어셉터인 채내ㅓㄹ에 인펄젼 차지가 똑같이 만들어져야 VT가 걸렸다고 할 수 있다,. 요  VT가 n well과 p well의 도핑 농도를 올리는게 쉽지 않다. 도핑 농도가 VT만 영향을 주는게 아니라 바디 도피 ㅇ농도에 따라 여러가지에 영향을 주기 때문. 도핑하는 것에만 신경을 쓰면 다른 성능이 엉망이 된다 . 표면쪽에 Vt를 미세하게 조정하기위한 추가적인 임플란트를 하느 ㄴ과정이다.

 

39 끝나면 이제 Pwell쪽도 해야한다 NVT 포토

펀치 트루

등등 하게 된다.

근데 보면 약가 ㄴ이상한게, 펀치 뜨루가 에너지가 오히려 작다 임플란틉보다. 보면 분자갯수가 밑에가 49로 훨ㅆ니 많다. 질량이 더 큰 이온을 넣어야하기 때문에 그렇게 하느 ㄴ것이다. 보론을 넣음으로써 VT조절과 펀치 트루까지 해결한다. 바디 컨택 부분은 임플란트 칠 필요 없어서 dlEosms 구멍이 한ㅉ고만 뚫려있다

 

 

42, 이제 스크린 옥사이드 까지 전부 없앤다. 그림 상 아무것도 없어보이지만, 소스 드레인 만들어지면 그 마주보고 이쓴ㄴ 곳에 펀치 뜨루 된 이온들이 들어가있꼬.

옥사이드 다 제거. 이제 모스팻

 

 

 

 

 

 

46. 게이트 옥사이드를 올려준다. 정밀하게, 디펙트가 최소화되도곩 드라이를 쓴다. 두께가 60나노의 플마 10퍼 차이 근데 되게 크다.0.5마이크로 공정이다. 근데 게이트 옥사이드가 6나노밖에 안된다.

 

 

 

 

 

 

47 이제 게이트 폴리, 전체가 다 덮혀져 있으나 게이트 폴리는 조금만 필요하다. 250나노이네 수백 나노 정도 두께, 이게 RF용도면 더 두꺼워 지느 sruddneh dlTek.

 

 

 

 

 

 

 

38. 게이트 폴리를하더라. PLY가 폴리ㅡ, 해당 부위 위에다가피알을 올려놓은거다. 짙은 ㅜㅂㄴ홍색은 다 사라진다. 이제 폴리 실리콘

 

 

 

 

 

 

 

49. CL이 들어간다. 염소. CL하면 대표적인 물질 염산. 폴리실리콘하고 알루미늄 엣칭에 사용이 된다. 위에섭면 넙적한것과 긴부분이 남는데, 선을 그으면 Adhk a’으로 선을 그으면 밑의 두꺼운건 뭐땜에? 게이트에도 전압을 걸려면 메탈을 올리기위한 컨텍 부분이다.

50,51 스트립하고나면

 

 

 

 

52 클리닝

53 폴리 실리콘 리옥시데이션 있없. 게이트 폴리도 아랬쪽 실리콘과 비교해서 같은 실리콘 그냥 단결정 다결정 차이인데 이 실리콘 위에 옥시데이션으로 ㅇ=길렀듯이, 그냥 보호한다고 오리는거

54. 그럼 게이트 옥사이드 , 게이트 폴리있어, 소스와 드레인 만들어야겠지 그래서 LDD라고 기억남 Lightly Doped Drain 뭘 위해 만드나. 핫 캐리 이펙트 LDD쓰면 핫 캐리 이팩트 주러든다. 옥사이드와 폴리를 올린다. 도핑 농도를 낮게 도핑하는 것을 말한다. 에너지가 드레인 전압이 같음에도 LDD는 앏아서 디플리션이 작게, 마치 채널이 붙은 것처런 l이 줄어드어서(길이) E필드가 작아지니 전자 속도가 줄어들 것. 대신 저항이 매우 크다는 문제가 있다. 스페이서 옥사이드르 만들고, 도핑 농도를 높고 깊게 한다 그럼 도핑이 크게 두개가된다. LDD는 파 뭍혀버릴 것이다. 두구간이 생길 것, 흰색 부분이 LDD, 빨간 부분이 Drain 윌가 이야기하는 Deep Difusion 영역저항이 커지는걸 감수하더라고. 그래서 55에 LDD도핑을 먼저해준다. 단위 면적당 얼마를 넣는가라 5곱하기 10의 15승만크 ㅁ넣는다

59 P-mos에서 LDD를 만들어준다.

 

 

 

 

 

 

 

 

61 LDD부분을 살려두ㅜ야하는데, 우산 역할을 할 부분이 필요한데 그걸 사이드 월 스페이서라고한다. 게이트의 측면에 공간을 확보를하기위한 스페이서라고 한다. 옥사이드다. Teos라고 나온다. 이거는 옥사이드 화합물인데, 옥사이드 자체 분자다. 증착방식이다. 퍼니스로 기르는게아니라 자기 자체가 sio2를 가진 물질. 분홍색 끝부터 스페이ㅅ 끝까지 부분에 LDD가 있다. 그리고 뻥 뚤린부분에 딥 디퓨전을 만들게 된다.

 

 

 

63 그래서 n타입 소스드레인을 포토해준다. 이 포토 안에 피알 코팅, 소프트 베이크 등등 다 드어가있는 것이다.

64. LDD임플란트때 도즈량이 5곱하기 10 14승인데 이때는 15승이라 딥 디퓨전이다. 아세닉이 딥 하게 도핑이 된다.

 

 

 

 

65. 피알 스트립 하고,

엔 웰에 포토, 임플란테이션하고

 

 

 

 

 

 

70 최종적으로 72에서  RTA 어넬링의 하나, 중요하다고 반복,ㅡ 옥시데이션 처럼 열공정 대체하는, 이 이후에 그런 공정 엇ㅂ어서 n이 활서오하 하려면 필요하다, Rapid 10초내외에서 빠르게 이뤄진다 소자와 관련된 단면은 거의 드러났다

 

 

 

 

 

이제부터 단면이나 평면도상 검정이 나오고, 이 곳이 함께 74에 메탈이 나오기 시작한다.  메탈 나오기 전 37까지가 프론트 엔드 오브라인의 공정이다라고 보면 된다. 나중에 마지막 페이지 가면 보라색이 있는데 이게 금속 배정공정 다 끝난게 백 엔드 오브라인이라고, 전 공정이 끝나면 잘라서 구분하는걸 후공정이라고 한다 꼬옥 기억해두도록 합니다. 후공정에 대하 ㄴ이슈가 많아서 면접에서 많이 물어볼거ㅔ요.

이제 백엔드해야하니까 메탈 데포지션, 실리사이드 포메이션 메탈 스트립 셀리사이드 포메이션 두번하는 이유는 더 잘하려고. 셀리사이드라는 말이 중요. 원래 실리사이드라고 하죠. Silicide 여기는 silicide 실리사이드인데 self-aligned 되어싿해서 스스로 정렬된, 실리사이드이다라고. 실리사이드가 더 일반적인 용어. 실리콘과 메탈을 합한것이다고 보년된다. MS컨택에대해 물리전자에서 배웠지 그 결과 샤키하고 오빅이 생기는데 차이는 오믹은 금속 선처럼 전압을 어찌걸든 전류가 쉽게 흐를 수 있는거지 오믹 즉 옴의 법칙을 따르는 전압 전류를 가지는 컨택, 샤키는 샤킥 타ㅣㅇ오드란 말로 대ㅔ할 수 잇듯이 전압에 따라 오프 커런트에서 온 커런트로 급격히 달라져서 다이오드로 사용도 가능한다.

그럼 이제 프론트엔드 끝나고 소스 드레인에 메탈으 붙여ㅑㅇ하는데.  MS 컨택이 되는데, 이건 샤키와 오믹중에 뭐가 되어야할까? 이게 보가 날짜가 언제더라? 회사에서 오믹 컨택이 매우 중요합니다. 실제 공정에서 소스 드레인 디퓨전과 메탈 배선이 매우 중요하다 정말정말 중요하다. 레이아수을 통해서 외부 메탈라인이 그려지게 되고, 그 녀석의 저항이 심지어 디바이스 모스팻의 저항보다 더 커지게 될 수 있어. 오믹 컨택이 잘 되고 있나 확인하는게 집적회로 공정에서 중요, 저항 크기를 떠나서 샤키가 되면 안되는 잉?> 모스팻 1, 2,가 있어, 한쪽의 전류 만들어진게 다른 족으로 옮겨가 그 금속과 소스 드레인이 샤키면 오믹 커ㄴ택이라고 저항이 매우 적은게 아니라 선혀ㅇ적 특성이 오믹, 오믹이면서 저항도 작아야한다는게 여기 이야기. 왜 샤키면 안돼? 근본적인 질문입ㄴ디ㅏ. 모스팻을 왜 만들었어? 전압을 가하니 여러 개를 역어서 함수, 히로 기능을 하려고 하낟고. 전아븡ㄹ 주면 전류르 ㄹ내보내서 그걸로 회로 구동 시킬거란 말이야. 그 전류가 변화없이 전달이 되어야하는데. 샤키가 붙어있다면 이건 회로에 다이오드를 붙인 것과 동일해. 그래서 절대로 샤키 컨택이 되면 안되는거야. 전압의 높고 나름에 따라 비선형적인 전류르 흘리니까 절대로 메탈 배선에서 피해야해. 무조건 컨택은 오믹이어야한다 기왕이면 저항이 작은

 

메탈과 세미를 붙어 오미 컨택 만들어야하는데, 반도체는 됭 농도를 높 낱게하며 워크 펑션을 만들 ㅅ n있는데 메탈은 워크 평션 못 바꿔 원하는 어떤 여기 소소아 드레인도 고정, 메탈도 워크 펑션 하나만. 그럼 원하는 오믹의 베리어를 만들기 얼워 잘못하면 메탈과 반도체 닿기 전에 징검다리 역할을하는 실리콘과 매탈을 섞은 친구를 넣는거야. 1층-2층 사이 계단곽 같은 역할이지. 이게 바로 실리사이드이다. 셀프 얼라인드 실리사이드는 성능과 목적이 동일한데, 실리사이드가 실리콘과 메탈이 만나야하자나 메탈으 위에서 올리는데 밑에 실리콘이 있어야 만들어지겠지 실리사이드가. 자 그럼 37에서 반도체가 드러난 곳은 소스 드레인 게이트 뿐이지. 실리콘은 매우 얇다고. 그냥 하다보녕 원하는 곳에 지가 알아서 생긴다고 해서 셀프 얼라인이라고 하는거야 아니면 이게 전부 실리콘이자나 전면이 다 실리사이드링텐데 컨택 제외하고 나머지는 포토로 또 날려야해 근데 셀프 얼라인이면 그 짓으 ㄹ안해도 된다. 중요한건 실리사이드의 목적과 이유

 

Ti라는 메탈을 74에서 올려서 실리사이드 형성해준다. 꼭 두번해야해서 그런게 아니고 이 공정에서 그렇게 했다는거야. 그리고 예전에 레이앙웃을 하게되면, 엑티브 영역이고 게이트를 폴리로 만들었어 왼ㅉ고이소스 오른쪽이 드레인이다. 그럼 메탈과 연결되는곳을 네모 그리고 엑스 그린다고 했었나? 이걸 컨택이라고 부른다했지 검정 38에 검정이 컨택이라고 보면되, 보통 실리사이드의 중간만 컨택으로 쓰지만

 

78 그 다음에 이제 네모 반듯하게 ILD라고하는 옥사이드가 두툼하게 올려줘 그럼 컨택있죠 거기만 구멍을 뚫어야지, 그래서 상판 에 검정 네모처럼 구멍을 79에서 뚫어줘 거기에 대한 ㄴ레이아웃의 그림이 이렇다

이때 78에 ILD는 반도체랑 1번째 메탈을 구분짓는 옥사이드라고 했어, Inter layer dioxide 분리시키는 옥사이드야 그럼 위에 메탈ㅇ 2가 또 올라가면 그걸 분리시키는 imd라고 한다. Teos는 옷사이드긴한데 퍼니스에 넣어서 기르는게 아니라 sio2가 함유된 고분자 물질이다. 그 물질 자체를 데포지션하는 것이다

80 컨택 엣치 구멍을 뚫는거 sio2 드라이엣치로 하면 chf3 cf4를 스고 잘 하려면 아르곤으로 활성화에너지 ㅜ추가한다고 배웠다 그지

81피알 스트립 다 날린다 82까지

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83tin 데포지션으 하고 84 텅스텐 데포지션 엣치를한다. 처음에 메탈 배선이라는거 위에서 웨이퍼를 위에서 보면 소자소자가 있으면 메탈이 연결되어있을텐데. 그 역할은 옆 단면에 없어 포라색 은 그 배선 역할하는 메탈과 연결하는 친구라고. 여기 티아이엔과 텅스텐은 이ㅕ기를 채우는 메탈을 이야기해요. 구멍이 뚫였을 때 Tin을 벽에 바르고, 텅스텐을 넣어. 텅스텐은 sio2를 통해 흡수되는 경우가 있어요 그래서 tin을 살짝 바르고 텅스텐으 ㄹ넣는거ㅑㅇ 그래서 이 구멍 뿐만 아니라 위에도 티아이엔 텅스텐도 askg이 남아있겠지 그걸 날려주는거 그래서 엣치 백이라하고

그중에 가장 중요한 과정이 planarizationㅇ리ㅏ고한다. 스핀온 글리스는 굿이 ..중요한건 ㄴCMP야 chemical mechanical polishing 녹여서 제거하는데 화학적, rlrrPwjr 방법을 동원해서.  티아이엔과 텅스텐이 제거된 그림이지만 원래 있겠지, 없애야 메탈 1을 연결해서 메탈 배선을 할텐데. 이게 금속 공정이 위험하고 안좋은게 반도체 첫번째로 딥트랩이라는거 대문이에요. 딥트랩과 샬로우 트랩 배운거 기억나? 에너지 밴드를 그렸을 때 대략적으로 밴드 정중앙에 인트린직 ㅐ르미레벨이 있다 그 주변에 에너지 스테이트를 가지는 부분 생성되면 입 트랩. Ec나 Evdp 아주 작은 에너지 차이로 생기는게 샬로우 트랩. 가장 대표적인 샬로우 트랩? 도너레벨 또는 억셉터 레벨아디 그지? 왜 생겨? 도핑할때 n이면 도너, p면 억셉터. 실리ㅗㅋㄴ실리콘 좌악 배여로디어있으면  하나의 이쓰리만 이쓰리 만나서 협상을해서 살짝 높게 살짝 낮게 다다다가 붙으니까 마치 연속적으로 붙은것처럼 보이는데 이 걸 리미트 보내면 Ec나 Evrk 더 이상 넘어가지 않고 dl 간격을 밴드갭 에너지라고 부른다. 실리콘 주욱 dlTsmsep durl 도너 아세닉을 sjgdjTek 그럼 실리콘 하나가 아세닉으로 교체, dl 실리콘의 이스리와 아세닉의 이스리는 에너지가 다르다 그지? 그래서 같은 실리콘의 이스리는 저 띠안에 다 들어가는데 그리고 그 바ㅈ닥이 이씨겠지. 근데 아세닉이나 포스포론 넣으면 그 띠에 포함 안되고 Ec보다 약간 낮은 곳에 이 쓰리가 생긴다. 실리콘은 세제곱 센티당 몇 개? 10의 22승개, 최외각 전자 8개 곱하면 실리콘 전자 는 10의 23승개이다. 근데 아무리 도핑을해도 10의 20승을 넘기기 어려워요. 그래서 도핑이 매우 커보이지만, 원래 있는 실리콘 개수와 비교하면 엄청 실리실리실리하다 아세닉 하나 나오는거ㅑㅇ. 그래서 띠형태가 안되. 에너지 밴드가 된다는건 완전 많이 있기 때문인데. 그래서 드문드문 있는데 그걸 전자소자에서는 여러 개 뭉친 것 처럼 그림을 그린 것 뿐이야. 경험적으로 실리콘 에서는 수십 미리볼트 정도 낮게 위치해있다. E스리의 전자 하나가 잉여 전자로 가면 아주 낮으 ㄴ에너지만 가해도 컨덕션 밴드 위로 뛸 수 있는거야. 이걸 샬로우 트랩이라고해요. 캐리어는 일렉트론이 이 트랩에 잡아먹히기 쉽겠지, 그래서 샬로우 트랩은 소자 특성을 저하시키는데는 큰 영향을 주지 않ㄴ느다. 도너 레벨 어셉터 레벨이 생겨도 큰 영향을 안주기에 고민 안한다는 거에요

 

근데 딥 트랩을 거기에 하나가 이쓴ㄴ데 어쩌다 저낮가 거기에 잡혔어. 그럼 밴드 갭 에너지의 절반이 있어야 올라간다. ㅅ근데 상온에서 가지는 열에너지는 20미리 볼트 근데 밴드갭의 반대는 더 커, 그래서 전류역할을하는 전자가 잡히면 딥 트랩은 소자의 전류 특성에 악영향 미칠 수 있다. 포스포러스나 보론 같은애들이 생기면 물질이 바뀌어야만 물질의 위치가 바뀌다는 것인데. 딥트랩을 만드는 물질은 우리가 ㅡㅎㄴ힣아는 중 금소들 금 은동들 전부 그래서 프론트엔드오브라인과 백엔드오브라인을 나누는이윤,ㅡㄴ 금속이 ㅈ프론트에서 망가져버린다 딥트랩이 완전 많이 생기니까

 

그럼 실리사이드 말고 반도체쪽으로 들어올 수 없으니 중금속이 들어오지 못하게. 팹을 오염시키는 가장 큰 요인 금속과 땀(나트륨( 옥사이드…vt가 막 흔들리거나 그래)

엣치로 제거해야하는데 금속은 그걸 엣치시키는 가스가 없는 경우가 많아. 알류미늄은 있어 다ㅐㅇ히 근데 대부분 종류의 메탈은 잘 없어, 그래서 드라이엣칭할라해도 잘 없어요. 텅스탠 제네는 부착력이좋아서 왼만한 물질에 다 붙습니다. 그래서 할때마다 세척을해야해요. 그럼 이제 CMP는 갈아 둥그런 맷돌같은에대 소자를 뒤집어서 붙여서, 아니면 oawehf이 뒤집어 붙어. 그 사이에 화학약품을 바르고 그게 캐미컬 이게 녹여 텅스탠을 약간. 그러고 돌을 돌려 그럼 칼 가는 것처럼 갈아버려요. 그래서 메탈으 ㄹ싸악 지워요. 옥사이드 두께를 1-2나노라고 했지, 근데 그 옥사이드의 단차가 durlms 1, 저기는 2 그럼 소자가 제대로 만드러진게 아니겠지? 옥사이드 붑분에 단차가 있을텐데 그게 수 퍼센트 내에 이썽야하는데 1 옹스트롱보다 작아. 근데 웨이퍼는 그 1나노의 3억배야. 근데 반도체 ㅗㅅ자 입자에서 매우매우 작다. 그 애를 기계적으로 간다는게 단차가 거의 없게 만들어야하는데 그래서 cmp가 매우 힘든 공정인거야.

 

가장 핵심적인 CMP 완벅하게 평평하게 해야해, 만약 평아니면, 그래서 평탄화 작업이 완벽해야한다. 나주에 씨모스 이런거 다 제목이 모스팻이라고 안하고 plannr mosfet이라고 그래. 여기서 플래너가 이거야. 평탄화 공정으로 만든 모스팻이야. 이

 

왜 여러층을 쌓냐고? 메탈을 많이 써야 서로 겹치는걸 피할 수 있고, 그렇게 소자 개수를 늘려야한다고.

CMP는 회사마다 노하우가 달라. 퍼니스는 몇도에 몇분 이런건 장비를 같으면 조가ㅓㄴ이 같아 근데 재들은 손을 탄다는거 있지> 그런애댜 왜 하는지, 이름 풀어쓴말 무엇을 의미하는지 꼭 기억해두시요

이제 구멍 채우는거까지 되었다. 그럼 매탈 배선 역할ㅇ르 하는 금속을 올린다. 그럼 다 올라가있겠지, 그럼 불필요한걸 제거, 즉 포토와 엣치가 들어간다. 그게 86 클리닝, 87 메탈 1으 데포지션한다. 그리고 두께는 7천 오스트롱 700나노 정도, 메탈 마스크 에ㅅ치 다 넘어갈게요. 이 공정에서 최종 그림 보면 메탈 1이 있는데 메탈 2R지 올리거야. 그럴려면 하늘색의 Imd를 넣어야겠지. 또 구멍을 뚷어야지 그 구멍을 이때부터 via라고 부른다고. 어떤 공정이든 컨택은 한층이지, 메탈으 ㄹ여러개 쓰면 via 1 2 2로 설명해. 마찬가지로 구멍 채우고 메탈 2를 올리고

 

97에 이98에 메탈 2 데포지션하고. 텅스탠 그다음 알루미늄 올렸는데. 같은 알류미튬 연결하더라도 오미컨택이란 말도 할 필요없이 같은 물질로 연결하는게 좋겠지요 그래서 알루미늄으로 채우는거야 98에 그리고 포토하고 등등 그럼 중간 이 날라간다. 컨택 밑에 검정이 실리사이드 여기서 잘 보면 소스 드레인은 실리사이드에 알루미늄이나 컨택이 뚫여서 깔리는데, 근데 게이트는 표시 안되있지 나중에? 그게 아니고 이미 다 만드러오났다. 그걸 같이 올리면 다른애랑 겹칠 수 있어 그래서 옆으로 빼, 게이트는 게이트 폴리가 있고 끝에 따로 빼서 컨택을 뺍니다. 저기 단면 윗쪽에 만들어져있다

거의다 했어 이제 메탈 2까지 했으니 via르 뚫을 필요없어 즉 imd올리지 않아도 되, 근데 비슷한 하늘색이 있는데 이게 바로 패시데이션 다이일텍트를 올린다. 옆에 패드, 이건 외부와 내부의 전기적 연결을 위한 떡판 같은 금속 판떼기야. 와이어 본딩 이야기했나? 그런거를 여기다 연결하는거야. 그리고 패드 엣치 쭈욱 그렇게 끝났다.

회사에서으 CMOS 로직 인버터를 만드는걸 해봤다.,

 

VT 롤오프, 채널랭스가 왼쪽으로 갈수록 줄어든데, 롱채널 랭스에서 그 값을 유지하면 좋겠는데

 

알루미늄 1프로 넣는이유 입자 자체 질량이 작다. 중금속이라고 안부른다. 알루미늄 전선을 만들었따 가정. 전자들이 알루미늄 원자 때리면서 가는데 중금속이면 가만히 있지. 원자 몇 개가 밀려가 그럼 원래 원자 있는 곳이 빈공간 될 것. 전선이 끊어질 것. 일렉트론에 의해 알루미늄 입자 가틍ㄴ게 밀려간다. Electro migration이라고 한다. 안좋은 현상. 알루미늄 안 밀려나게 아주 소량의 구리를 살짝 넣으면 약간 도로의 과속 방지턱처럼 알루미늄이 밀려갈 때 옆에서 지지 역할을 한다. 그래서 넣ㄴ느 cu가 있고 ,실리콘이 있는데

 

바디 컨택이 안보인다. 웨이퍼가 주욱 있는데 p+로 도핑농도 높인 피 바디에 피 플러스 오믹 컨택이라 여기에 퓨를 걸면 똑같이 걸린다, 그럼 이 P+가 p-well이 있고, outpu 단자가 피와 엔에 묶인 친구이다.

 

노란색은 드레인 라인, 파란새은 소스 라인, 빨강은 게이트 라인, 서로 겹쳐도 돼 왜지? 색깔별로 메탈 층이 다르니까 그럼 여기서 빠진게 바디가 빠졌지. 바디 컨택의 표시가 안되어있어 대부분의 회로 그럼 어떻게 만들어? 실제 트랜지스터 8개가 있잖아. 뭘로 섭스트레이트 피 바디로 묶여있지. 바디는 밑에 피 섭스트레이트가 같게 되어 있잖아. 피 섭스트레이트에 바디 컨택을 만들어야하니 이렇게 흰색으로 된 전체를 피 플러스로 도핑합니다. 한회로가 있고 전체에 총괄해서 하나 빙 둘러놨지 이걸 가드 링(Guard ring) 피 플러스에 프이 디에 해당하는 전압을 걸면 8ro 소자 전부 같은 퓨가 걸린다소스와 바디는 묶어서 그라운드로 연결시켜, 트랜지스터는 전압차가 없어  V bs가 -인ㄱ이여 근데 3번째 소스는 전압 상승된 이후잖아  Vs는 0이 아니야. 근데 퓨는 그라운드 즉 바디 이펙트 바디와 소스 각각 따로 선을 뽑으면 ㅁ이런 문제 없애르 수 있지만, 두 소자를 같은 걸 써도 바디 이펙트가 생겨소  Vb를 따로 뽑아낼 수 있따면 Vs가 0이되어서 바디 이펙트 없어질 수 있는데 그럼 공정 비용 들기에 이 구조를 쓰고 어쩔수없이 야보애햐하는게 바디 이펙트야. 이걸 생가는거 자체가 피해질 수 없지만 바디 이펙트에 의해 븽티가 달라지는거 자체가 목표가 아니라 Vsb사이 항상 qkRnlsms 정도가 전압에 의해 Eh qkRnlsmsrjf qkRnlrpsmsgkwlakfk.

 

 

참고
1. Nitride is used in CMOS process for several reasons:

• Etch stop layer: Nitride serves as an etch stop layer during the CMOS process. It is deposited on top of the oxide layer to prevent over-etching of the underlying material during the etching process. This helps to create precise features on the wafer.
• Gate oxide layer: Nitride is also used as a gate oxide layer in CMOS process. It helps to reduce the gate leakage current and provides better gate dielectric properties. This is important because the gate oxide is a critical component of the CMOS transistor and any defects or impurities in this layer can adversely affect the performance of the device.
• Spacer layer: Nitride is also used as a spacer layer in CMOS process. It is deposited on the sidewalls of the gate structure to provide an electrical isolation between the gate and the source/drain regions. This helps to improve the performance of the transistor by reducing the short-channel effects.

Overall, nitride is an important material in the CMOS process as it helps to create precise features, reduce leakage current, and improve the performance of the device.