#3. 1T-DRAM 및 Silicon 소자 이슈

1. Classification of Memory

Memory 소자의 분류

반도체라는 물질이나 소자가 사요되는 응용분야가 너무 많지만 그중에 메모리 관련은 사실상 실리콘이 독점적이에요. 다른 반도체 분야도 메모리까지 실리콘을 대체한다고 말 안하는 이유가, 아직도 트렌지스터 레벨(참고 1)측면에서 실리콘을 뛰어넘은 반도체가 없어요. 사실 CMOS공정으로 만들어진 실리콘의 구조적인 한계(참고2) 등등 때문에 어떤 물질로 바뀌어야한다고 수십년간 논문이 쓰여왔지만 여전히 실전 투입이 되지는 않고 있는 상황이죠.

 

RAM은 전원 공급이 중단되면 저장해두었던 메모리가 삭제되는 것이라는 것을 알고어요. FRAM, MRAM, PRAM, RRAM은 차세대 RAM으로 연구가 이뤄지고 있어요. 그 중에서 가장 주목받고 있는 FRAM, RRAM에 대해서 잠깐 살펴 볼게요.

 

FRAM(Ferroelectric RAM)

Ferroelectric Materials(강유전체)를 사용하여 만든 RAM. 강유전체는 외부 전기장이 없어도 스스로 분극(Spontaneous Polarization)을 가지는 재료이며, 외부 전기장에 의해 분극의 방향이 바뀔 수 있는 물질을 말해요.  대표적인 예시로 PZT, BatiO3, LiTaO3등이 있습니다,. 

RRAM(Resistive RAM)

Metal Oxide나 다른 저항성이 강한 물질을  이용한 램이에요. RRAM에서는 이 물질이 녹을 정도로 매우 높은 에너지를 소모할 수 있는 전류를 살짝, 아주 잠깐 흘려요. 아주 잠깐 흘리고 바로 끊으면 물질이 녹았다가 다시 고체가 되는 즉 상태 변화가 생기게 되요. 이를 통해 위상이 바뀌게 됩니다. 이를 Phase shift 방식이라고 부르는데요, 이 과정 겪은 물질은 이전보다 저항이 더 커지게 되는 효과가 있어요. 이 저항이 커진 상태의 RRAM에 전류를 낮게 가해요. 이때는 물질이 녹지 않을 정도로 하되 오래 전류를 흘립니다. 그럼 물질이 녹지 않을 정도로 따뜻할거에요. 그럼 집적회로 공정에서 "어닐링"과 같은 효과가 생기게 됩니다. 즉 도펀트들을 확실히 활성화(Activation)시켜서 전자와 홀이 모두 다 물질에서 나오게 되요. 이 덕분에 Defect가 줄어들고, 저항이 줄어들거에요. 강한 전류에서 저항이 커지고, 낮은 전류에서 저항이 작아집니다. 그럼 이 회로에 전체 흐르는 전류도 저항에 따라 크고 작아질거에요. 이를 가지로 1과 0을 만듧니다. 

 

이 방식이 주목받는 이유는 Free Charge에서 1/2Vdd를 걸고, 어찌 저찌하는 기존의 CMOS 실리콘 공정방식에 비해 훨씬 쉽기 때문이에요. 회로가 복잡하면 그만큼 줄이기 어렵다는 말이고, 대신 이 RRAM의 경우 말그대로 저항이기때문에 줄이기도 굉장히 쉽습니다. 

 

다만 문제점은 지금껏 사용하지 않았던 RRAM 전용 물질을 찾아야해요. 거의 모든 물질이 전류의 크기에따라 물질이 녹고 굳는 성질을 가지고 있지만, 그 차이가 매우 큰 물질을 찾아야하기 때문이에요. 이때문에 신소재나 재료를 연구하는 교수님들이 주로 연구를 진행하시죠.

 

RRAM이 만들어지면 가장 적용하기에 좋은 분야는 인공지능입니다. 인공지능을 구현하기 위해서는 반도체 관점에서 시냅스 소자(전기적 자극을 보내고 받는)와, 뉴런 회로(모인 전기신호를 처리하는)라는 두가지 시스템이 필요해요. 이걸 구현하는 방향이 또 두가지로 나뉘는데 하나는 기존의 CMOS와 Flash메모리로 구현해보자는 것이고요, RRAM처럼 새로운 물질로 하자는 방향이 있어요. 기존 방식은 일단 만들기 복잡하기에 동작이 더 복잡해요, 그말은 한 소자 내에서 오가는 신호의 종류가 더 많다는 것이고 미세한 자극에도 예민할 수 있다는 말이에요. 그런 점에서 더 간단한 구조를 가진 RRAM이 더 효과적일 수 있찌만 기본 저장 능력은 기존의 CMOS와 FLASH메모리로 구현하는 것이 훨씬 낫습니다.

 

2. 1T/1C DRAM(Dynamic Random Access Memory)

Structure

이제 DRAM에 대해 이야기해볼게요. 오른쪽에 보면 1T/1C Dram 셀이 총 4개가 엮여있는 그림이 있어요. 보면 트렌지스터의 게이트가 Word line에 연결되어있고, Drain단이 Bit line에, 그리고 Source단에 Capacitor(편하게 캡이라고 부를게요)가 달려 있으며 이곳에 신호가 0 또는 1이 저장될거에요. 그럼 제목의 1T DRAM에서는 이 캡이 달려있지 않다는 것을 자연스럽게 유추할 수 있겠죠?

 

각 부분에 대해 세부적으로 살펴보면 먼저 Word line에 트랜지스터의 게이트가 연결되어있습니다. 즉 Word line은 트랜지스터를 켜고 끄는 스위치 역할을 하는 곳이에요. Word line에 전압을 높게 가하면 전원이 켜질 것이고, 0을 가하면 트랜지스터가 꺼져있겠죠. 트랜지스터가 켜져있다면 이 셀은 메모리로 사용될 것이라는 말입니다.

Bit line은 Drain에 연결되어, 이곳에 1이나 0을 결정짓는 전압 Vdd나 0이 인가될거에요. 

Write는 데이터를 저장하는 과정을 말해요. 이때 원하는 데이터 1또는 0(다시말하면 Vdd나 0V)를 bit line에 인가한 상태로 word line에 전압을 인가하여 gate를 on시키면 데이터가 켑에 저장됩니다. 반대로 Read의 경우 데이터를 출력해주는 것, 어떤 데이터가 있는지 확인 시켜주는 단계를 말하며, Gate를 그냥 on시킨 상태에서 bit라인에 잡히는 전압을 확인해보면 됩니다.  이때 bit라인에는 1가 0 사이인 Vdd/2를 걸어줍니다. 켑에 1이 저장되어있따면 gate를 on했을때 bit line에 Vdd가 잡힐 것이고, 반대로 0이 켑에 저장되어있다면 0이  bit line에 잡히게 되겠지요. Vdd/2에서 얼만큼 올라가고 내려가느냐를 델타V라고 부르는데, 이는 캡의 용량 C에 따라 결정될 것이고, 이 델타값이 큰 것이 1일때는 중간(Vdd/2)보다 확실히 위로, 0일때는 확실히 밑으로 떨어질테니 메모리입장에서는 좋을 것입니다.

 

이 논리회로의 모스팻은 전류가 얼마나 흘르냐 보다. 전압이 훨씬 중요합니다. 굳이 아주 작은 소자를 만들 필요없고, (작게 만드는 이유는 전류를 빨리 흘려서 스피드를 높이는 것이니까) 이에 메탈층 사이에 옥사이드로 전하가 못 흐르게 갖히게 만드는 것이 중요합니다. 그래서 작은 면적에 어떻게 높은 캡을 만들건가가 중요하겠습니다.

 

 

왼쪽 그림중 아래 왼쪽의 그림은 DRAM 셀 1개를 구현한 모습이에요. 아래에 트랜지스터가 작게 있고(1T), 위에 U자가 캡(1C)입니다. 빗금친 길죽한 기역자가 바로 1T와 1C를 연결하는 메탈이라고 보면 됩니다.모양만 봐도 캡의 크기가 트랜지스터보다 압도적으로 큽니다. 모양만 봐도 더 중요해보이지 않나요?

 

Refesh & Retention time

 이걸 사진 찍은게 아래 오른쪽에 나옵니다. 약간 밝은 검은색 매탈라인. 등등. 이 DRAM은 캡에다 전하르 저장한다했는데, 우리 트랜지스터하고 단면ㅇ르 간단히 보면, 여기 다이오드는 리벌스 바이어스가 연결되어도 여기 채널이 형성안되어도 모스팻의 전류는 게이트 전압이 브이티보다 작다느거잖아. 섭스트레이션 커런트(뭐야>_ 하나가 이상적으로 중간에 옥사이드라는게 양쪽의 전하를 막는거같지만 사실 완벅히 막는다는거야. 가만 나두면 뚝뚝 떨어져 실제로 전하가 세나는거야. 1과 – VDD와 0이라했어. 만약 한 캡이 담을수 있는 전하수가 되채 100이라하자. 100 99 98 … 50을 뚫는 순간 저장된 데이터가 1이었다가 0으로 바뀐다(로직이나 메모리에서 1과 0이라ㅗ하면 Vd와 -이 되는 순간이 1과 -이 아니고 중간값 기준으로 올라가면 1, 내려가면 0임) 만약 캡을 키워서 1000개의 전하를 담을 수 있따면. 100개가 반까지 떨어지는 것보다, 1000이 500으로 떨어지느데 걸리는 시간이 더 오래 걸린다. 즉 더 성능이 좋다!  다만 얼마를 쓰더라도 결국 가만히 둔다면 전하량은 절반 밑으로 떨어진다.이에 캡의 저장 전하 수가 절반에 가까워지는 타임에 신호를 땅 걸어서 다시 full charge로 만들어 주며 이 과정을 Refresh라고 부릅니다. 그림 우측 위의 Likage Graph가 이 과정을 나타내고 있어요 떨어지다가 다시 탁 튀어오르면, 이때까지의 시간은 이 데이터를 유지할 수 있는 시간으로 보면 이를 Retension time이라고 부른답니다(RT). RT는 358k (85도)에서 고온에서 측정했을 때 64ms보다 커야하며, 양산 디램의 기본 스펙입니다.(고온에서 측정하는 이유 : PM다이오드나. 전류가 더 많이 흐르면, 온도가 높아집니다. 과도하게 흐르는 상황에서도 동작을 잘하는지 체크할 수 있기 때문에 극한의 조건을 기준으로 확인해요) 두번째로 Sensing Margin은 0과 1을 나타내는 전압차가 어느정도는 되어야하는지에 대한 기준을 말해요. (둘사이 얼마나 떨어져야 노이즈에 영향 안받으면서 구분 될 수 있겠는지) 온도 기준으로 20mA/㎛ 이상이어야합니다. najdi 뭐의 리드1을할 때 커런트 1을 ㅎ라이트할 때 나오는 커런트 빗라인에서 리드 0일 때 나오는 커런트

ITRS Road map

 

• Year of production CMOS : 매해 개발해야할 목표치야. 미래까지 있다
• Logic Industry "Node Range" Lableing : 로직 소자 이야기하는 것이다. 트랜지스터 만드느게 이걸로 가장 고성능으로 해야할거같으 응용분야가 로직분야라했는데 이르 ㄹ위해 해야할 몇 나노공정으로 만든겁니다라고해야하는데 16나노를 개발할겁니다라고 ㅇ야ㅣ기해야한다는거야.
• Logic device structure options :  우리가 공부한 모스팻은 전부 플래너 모스팻을 이야기하지만 이때부터 finFET을 쓴다.
• DRAM cell FET structure : 가장 유력한 소자가 핀펫이다. RCAT(Resets chanel)이 붙었는데 이 말은, 채널이 직통이아니라 밑으로 파고 들어가서 나오는 모양. 이러면 스피드가 안 좋아서, 리키지가 흐르는걸 줄일 수 있다. (채널랭스가 길어지면 리키지가 줄어들기 때문) 위에서 본 셀 사이즈를 작게해야하니까. 리키지 커런트 적게하고 싶어. 그러면 이해가된다. 디렘에 사용된 속도를 줄여도 상관이 없다. 리키지되기위해서 리텐션을 확보하기위해 이퀴벌런트 옥사이드 띡크니스 EOT 그겝로이거에요(뭔데) 4kshaus sio2로 유전율이 3.9애 두께를 1로했어 그럼 캡이 대량 3.9일텐데. 1나노로 얇게 쓰면 리키지가 많아 그럼 두껍게해 5나노로, 그럼 캡이 줄어들어. 그럼 전류가 줄잖아. 방법은 두ㅖㄲ를 5로 늘인상태에서 유전율을 sio2보다 5배인걸 쓴다. 그럼 하프늄 옥사이드를 바꿔도되. 24나노를 써도 된다느거야. 이건 회상서 알아서. 로직용일때 EOT는 4보다 훨ㅆ니 작다. 로직은 훨씬 주령야한다. DRAM에 사용되는 거라 두껍고, 로직용은 1나노안팍이야. 워드라인 최대전압.
• Retention Time : 전부 64이다. 13인덱스를 누르면 이게 85도씨 기준이라는 설명도 있을 것이다.

 

참고

1.Transistor level refers to the lowest level of abstraction in digital circuit design, where the individual transistors that make up the logic gates and other building blocks of a digital system are designed and interconnected. At the transistor level, the behavior of a digital system is defined in terms of the physical properties and characteristics of the individual transistors, including their size, geometry, doping levels, and electrical properties. Transistor level design is typically performed using specialized software tools that allow designers to specify the layout and interconnects of individual transistors and simulate the behavior of the resulting circuits. This level of design is typically reserved for specialized applications where high performance and/or low power consumption are critical requirements, such as microprocessors, memory chips, and other complex digital systems.

 

2. CMOS (Complementary Metal-Oxide-Semiconductor) 공정으로 만들어진 실리콘 반도체의 주요한 한계점 : 

• 물리적 한계: CMOS 반도체의 크기는 더 이상 축소할 수 없는 물리적 한계에 다다랐습니다. 이는 트랜지스터의 게이트 길이가 매우 짧아져서, 누설 전류와 열 누출로 인한 에너지 효율성이 감소하게 됩니다.
• 발열: CMOS 반도체에서 동작 속도를 높이기 위해서는 고전압을 사용해야 합니다. 이로 인해 반도체가 발생하는 열이 증가하게 되어 냉각 시스템을 필요로 합니다.
• 가격: CMOS 반도체 제조에는 많은 비용이 듭니다. 제조 공정에는 고급 장비와 재료가 필요하며, 이는 제조 비용을 높이고 제품 가격을 상승시킵니다.
• 노이즈: CMOS 반도체에서 트랜지스터가 작아질수록 노이즈가 증가합니다. 노이즈는 전기 신호를 왜곡시키고, 이로 인해 정보를 처리하는데 문제가 발생할 수 있습니다.
• 복잡성: CMOS 반도체는 매우 복잡한 설계와 제조 공정이 필요합니다. 이로 인해 개발에 많은 시간과 노력이 필요하며, 실수할 가능성이 높아집니다.
  
  이러한 한계점들은 CMOS 반도체 기술을 대체하는 새로운 기술의 필요성을 제기하고 있습니다.

 

3. Bit line을 Drain에 연결해야하는 이유. In the 1T/1C structure, the bit line is typically connected to the drain of the transistor, not to the source. This is because the bit line needs to be able to read and write the charge stored on the capacitor, which is connected to the drain of the transistor.

Connecting the bit line to the source would not allow the stored charge to be read or written, as the transistor would be effectively turned off. The source is typically connected to a reference voltage, such as ground or a negative supply voltage, which provides a stable reference for the operation of the transistor.

So, it is not recommended to connect the bit line to the source in a 1T/1C structure if you want the memory cell to operate correctly.

 

4.Substrate current is a type of leakage current that flows between the substrate (or body) and the source or drain terminals in a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or other types of semiconductor devices. 

In a MOSFET, the substrate is usually connected to the most negative potential (i.e., ground) and is separated from the source and drain by a thin oxide layer. However, under certain conditions, such as when the gate voltage is high enough to induce a channel in the substrate, substrate current can flow through the oxide layer and affect the performance of the device. Substrate current can also arise from other mechanisms, such as hot-carrier injection or trap-assisted tunneling.

Substrate current can cause various issues in semiconductor devices, such as increased power consumption, reduced gain and noise performance, and reduced reliability. Therefore, it is important to design devices that minimize substrate current and to take appropriate measures to mitigate its effects.

 

 

예상 문제

1. FRAM과 RRAM에 대해 서술하시오
2. 1T/1C DRAM의 구조를 그리고 동작 원리를 서술하시오
3. Refresh와 Retention time에 대해 서술하시오